Online edition: ISSN 2432-6380
[TOP] | [2017] | [2018] | [2019] | [2020] | [2021] | [2022] | [2023] | [Japanese] / [English]
VLD2020-39
キャビネット内通信を考慮した低直径・配置最適な相互結合網の検討
○河野隆太（北陸先端大）・松谷宏紀（慶大）・鯉渕道紘（NII）・天野英晴（慶大）
pp. 1 - 6
VLD2020-40
ESSPER：高性能計算のためのスケーラブルかつ柔軟なFPGAクラスタシステムの開発
○佐野健太郎・上野知洋・宮島敬明・Jens Huthmann・小柴篤史（理研）
pp. 7 - 12
VLD2020-41
FDTD法による音響シミュレーションのためのストリーム計算ハードウェアの設計と評価
○多田大希（北陸先端大）・上野知洋・小柴篤史・佐野健太郎（理研）・河野隆太・井口 寧（北陸先端大）
pp. 13 - 18
VLD2020-42
高性能計算のための高速フーリエ変換のFPGA実装と評価
○宮島敬明・上野知洋・佐野健太郎（理研）
pp. 19 - 24
VLD2020-43
［招待講演］「京」「富岳」のシステムアーキテクチャとインターコネクト開発
○安島雄一郎（富士通）
pp. 25 - 30
VLD2020-44
IMAX2: GTHの8レーン化を契機とするIMAXの倍速化
○中島康彦（奈良先端大）
pp. 31 - 34
VLD2020-45
シストリックリングアレイ(IMAX2)を用いた高効率誤差逆伝播の実装
○稲益秀成・中島康彦（奈良先端大）
pp. 35 - 39
VLD2020-46
FPGA内蔵高速トランシーバーを用いたResponsive Linkの高スループット化
○高橋真彦・山﨑信行（慶大）
pp. 40 - 45
VLD2020-47
常微分方程式を用いたFPGAベースニューラルネットワークの評価
○渡邉寛悠・松谷宏紀（慶大）
pp. 46 - 51
VLD2020-48
学習係数付きソフトマックス関数による効率的な注意機構
○廣田海斗（東大）・大内真一（産総研）・藤田昌宏（東大）
pp. 52 - 57
VLD2020-49
解像度に基づくスケールが可能なCNNアクセラレータのFPGA実現に関して
○佐山功起・神宮司明良・曽我尚人・中原啓貴（東工大）
pp. 58 - 62
VLD2020-50
Implementation of Quantized Deep Neural Network on FPGA
○Pan Hongyi（AIST/The Univ. of Tokyo）・Ben Ahmed Akram・Ikegami Tsutomu（AIST）・Tominaga Kazuki（The Univ. of Tokyo）・Kudoh Tomohiro（AIST/The Univ. of Tokyo）
pp. 63 - 68
VLD2020-51
剰余SD数-剰余2進数変換アルゴリズム
○佐羽勇紀・田中勇樹・魏 書剛（群馬大）
pp. 69 - 74
VLD2020-52
OD-ICAを利用した圧縮センシング脳波計測フレームワークにおけるICAアルゴリズムの比較
○奥村 渡・兼本大輔・毎田 修・廣瀬哲也（阪大）
pp. 75 - 79
VLD2020-53
圧縮センシングを用いた低消費電力脳波計測フレームワークのサンプリング間隔に関する検討
○岡部勇樹・兼本大輔（阪大）・望月智弥（山梨大）・毎田 修・廣瀬哲也（阪大）
pp. 80 - 84
VLD2020-54
高速10進計数回路の設計
○柳川宗平・田中勇樹・魏 書剛（群馬大）
pp. 85 - 89
VLD2020-55
FPGAを用いたデータベースクエリ処理の高速化
○尾作洋彦（電通大）・吉見真聡（TIS）・策力木格・吉永 努（電通大）
pp. 90 - 95
VLD2020-56
リアルタイム物体検出用FPGAアクセラレータの設計
○坂 耕一郎・古田雅則・小林大祐（東芝）
pp. 96 - 100
VLD2020-57
自律ロボットのための遠赤外線画像意味的領域分割とそのFPGA実装
○丹羽雄一郎（防衛装備庁）・藤井大樹（イーソル）
pp. 101 - 106
VLD2020-58
M-KUBOSを用いたPYNQクラスタの構築
○稲毛琢己・弘中和衛・飯塚健介・天野英晴（慶大）
pp. 107 - 112
VLD2020-59
FPGA/GPU協調によるネットワーク型不正侵入検知システムの構築
○菊地駿太（産総研/東大）・池上 努・Akram ben Ahmed（産総研）・工藤知宏（東大/産総研）・小林諒平・藤田典久・朴 泰祐（筑波大）
pp. 113 - 118
VLD2020-60
高位合成ツールCyberWorkBenchを用いたマルチFPGAボード設計
○鈴木裕章（慶大）・高橋 渡（NEC）・若林一敏（東大）・天野英晴（慶大）
pp. 119 - 124
VLD2020-61
少構成メモリ論理セルSLMを用いたFPGA-IP
○中里優弥・古賀大顕（熊本大）・趙 謙（九工大）・尼崎太樹・久我守弘・飯田全広（熊本大）
pp. 125 - 130
VLD2020-62
Scalaベースハードウェア開発環境における自動アーキテクチャ探索の検討
○山下遼太・照屋大地・中條拓伯（東京農工大）
pp. 131 - 136
VLD2020-63
論理施錠の施錠強度と攻撃耐性についての新たな評価の手法
○南 周作・松永裕介（九大）
pp. 137 - 142
VLD2020-64
データ生成プログラムを利用したデータ構造の推定に基づく変異ベースファジング
○難波学之・石浦菜岐佐（関西学院大）
pp. 143 - 147
VLD2020-65
脆弱性の原因となるコード最適化のバイナリ比較による検出
○東 優花・石浦菜岐佐（関西学院大）
pp. 148 - 153
VLD2020-66
ランダムプログラム生成によるCコンパイラのVRP最適化の性能テスト
○村上大喜・石浦菜岐佐（関西学院大）
pp. 154 - 159
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．