Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2014-72
TSV故障検出回路の制御部改良および観測部における面積削減の検討
○宮本陽平・四柳浩之・橋爪正樹（徳島大）
pp. 3 - 8
VLD2014-73
アナログフロアプランにおける階層構造制約を考慮した解析的配置手法
○中武繁寿（北九州市大）
pp. 9 - 13
VLD2014-74
RTNを考慮したSRAM不良確率の高速計算
○粟野皓光・廣本正之・佐藤高史（京大）
pp. 15 - 20
VLD2014-75
k近傍法に基づいた高速処理かつ低消費電力汎用パターン認識プロセッサ
○山崎翔悟・赤澤智信・安 豊偉・マタウシュ ハンス ユルゲン（広島大）
pp. 21 - 26
VLD2014-76
運転者支援のためのリアルタイム道路標識検出処理のFPGA実装
○山本真晴・Anh-Tuan Hoang・小出哲士（広島大）
pp. 27 - 32
VLD2014-77
大腸NBI拡大内視鏡画像診断支援のためのVisual Word特徴量変換アーキテクチャ
○杉 幸樹・小出哲士・Anh-Tuan Hoang・岡本拓巳・清水達也・玉木 徹・Bisser Raytchev・金田和文・小南陽子・吉田成人・田中信治（広島大）
pp. 33 - 38
VLD2014-78
大腸内視鏡診断支援のためのSupport Vector Machineを用いたタイプ識別ハードウェアの設計
○岡本拓巳・小出哲士・Anh-Tuan Hoang・杉 幸樹・清水達也・玉木 徹・Bisser Raytchev・金田和文・小南陽子・吉田成人・田中信治（広島大）
pp. 39 - 44
VLD2014-79
タイミングエラーへの耐性を持つフリップフロップ設計
○鈴木大渡・史 又華・戸川 望（早大）・宇佐美公良（芝浦工大）・柳澤政生（早大）
pp. 45 - 50
VLD2014-80
タイミングエラー予測回路による再構成可能デバイス上でのデータ依存最適化回路設計
○川村一志・阿部晋矢・史 又華・柳澤政生・戸川 望（早大）
pp. 51 - 56
VLD2014-81
回路面積を考慮したSuspicious Timing Error Prediction回路の挿入位置決定手法の改良と評価
○吉田慎之介・史 又華・柳澤政生・戸川 望（早大）
pp. 57 - 62
VLD2014-82
タイミング制約を含んだ回路記述方式とその意味論
○西村俊二・尼崎太樹・末吉敏則（熊本大）
pp. 81 - 86
VLD2014-83
一般同期方式における低電力化と高速化を実現するためのテクノロジーマッピング手法
○川口純樹・小平行秀（会津大）
pp. 87 - 92
VLD2014-84
65nm薄膜BOX-SOIとバルクプロセスにおけるSETパルス幅の電圧依存性の評価
○曽根崎詠二・張 魁元・古田 潤・小林和淑（京都工繊大）
pp. 93 - 97
VLD2014-85
FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法
○藤原晃一・柳澤政生・戸川 望（早大）
pp. 99 - 104
VLD2014-86
HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法
○井川昂輝・阿部晋矢・柳澤政生・戸川 望（早大）
pp. 105 - 110
VLD2014-87
集合対間配線における総配線長および配線長差の削減手法
○中谷勇太・高橋篤司（東工大）
pp. 111 - 116
VLD2014-88
DTMOSを用いたサブスレッショルド回路の高速化設計
○福留祐治・史 又華・戸川 望（早大）・宇佐美公良（芝浦工大）・柳澤政生（早大）
pp. 117 - 121
VLD2014-89
エラートレラントアプリケーションのための論理合成におけるドントケア拡大について
○稲岡智哉・市原英行・岩垣 剛・井上智生（広島市大）
pp. 123 - 128
VLD2014-90
耐ソフトエラーデータパス回路の最適設計のためのチェック変数選択
○呉 政訓・金子峰雄（北陸先端大）
pp. 129 - 134
VLD2014-91
ハードウェアトロイに含まれるネットに着目したハードウェアトロイ検出手法
○大屋 優・史 又華・柳澤政生・戸川 望（早大）
pp. 135 - 140
VLD2014-92
［招待講演］体内埋め込み型医療機器のMR安全性の現状と展望
○黒田 輝（東海大）
pp. 141 - 144
VLD2014-93
［招待講演］モバイルディスプレイ技術の最新動向と今後の展開
○仲島義晴（ジャパンディスプレイ）
pp. 145 - 148
VLD2014-94
Timing-Test Scheduling for PDE Tuning Considering Multiple-Path Testability
○Mineo Kaneko（JAIST）
pp. 149 - 154
VLD2014-95
インデックス生成器合成のためのベクタ対集合の非明示的列挙手法について
○松永裕介（九大）
pp. 161 - 165
VLD2014-96
［招待講演］20-nm CMOSによる1-tap DFE付56Gbpsデータ受信器
坂井靖文・柴崎崇之・○檀上 匠・山口久勝・森 俊彦・小柳洋一・田村泰孝（富士通研）
pp. 167 - 172
VLD2014-97
クリティカルエリアに基づくブリッジ故障テスト生成および評価に関する一考察
○新井雅之（日大）・中山裕太・岩崎一彦（首都大東京）
pp. 173 - 178
VLD2014-98
キャプチャセーフテストベクトルを利用した低消費電力テスト生成法
○平井淳士・細川利典・山内ゆかり・新井雅之（日大）
pp. 179 - 184
VLD2014-99
キャプチャ消費電力削減のためのテストポイント挿入法
○高橋慶安・山崎紘史・細川利典（日大）・吉村正義（京都産大）
pp. 185 - 190
VLD2014-100
キャプチャ消費電力削減のためのマルチサイクルキャプチャテスト生成法
○山崎紘史・西間木 淳・細川利典（日大）・吉村正義（京都産大）
pp. 191 - 196
VLD2014-101
マルチプレクサ木分割によるフィールドデータ抽出器の構成手法
○伊東光希・川村一志・柳澤政生・戸川 望（早大）・田宮 豊（富士通研）
pp. 197 - 202
VLD2014-102
HDR-mcvを対象とした複数クロックドメインおよび複数電源電圧による低電力化高位合成手法
○阿部晋矢・史 又華（早大）・宇佐美公良（芝浦工大/早大）・柳澤政生・戸川 望（早大）
pp. 203 - 208
VLD2014-103
遅延ばらつき許容量を最適化するRDRアーキテクチャ向け高位合成手法
○萩尾勇太・柳澤政生・戸川 望（早大）
pp. 209 - 214
VLD2014-104
演算の移動度を利用した束データ方式による非同期式回路の電力最適化手法の検討
○保坂隼也・齋藤 寛（会津大）
pp. 215 - 220
VLD2014-105
不揮発メモリを対象とした最大ハミング距離と最小ハミング距離を制約した符号による書き込み手法のエネルギー評価
○古城辰朗・多和田雅師・柳澤政生・戸川 望（早大）
pp. 221 - 226
VLD2014-106
不揮発メモリの書き込み削減手法のための小面積なエンコーダ/デコーダ回路構成
○多和田雅師・木村晋二・柳澤政夫・戸川 望（早大）
pp. 227 - 232
VLD2014-107
ゲートレベルパイプライン型自己同期回路最適化の検討
○伊東 敦・池田 誠（東大）
pp. 233 - 238
VLD2014-108
メモリをベースにしたマイコン周辺回路用フィールドプログラマブルデバイスのLSI実装
○川村嘉郁・岡田尚也・松田吉雄（金沢大）・松村哲哉（日大）・牧野博之（阪工大）・有本和民（岡山県立大）
pp. 239 - 244
VLD2014-109
FPGAにおけるオンチップ遅延測定について
○安部賢太朗・三宅庸資・梶原誠司・佐藤康夫（九工大）
pp. 245 - 250
VLD2014-110
クラスタ分析を用いた教師あり学習によるLSIのバーイン不良予測の一手法
○鉄川彰吾・宮本誠也・大竹哲史（大分大）・中村芳行（ルネサス セミコンダクタ パッケージ&テスト ソリューションズ）
pp. 251 - 256
VLD2014-111
多数決スイッチ回路によるn-フォールトトレラントシステムの諸考察
○岩井仁司
pp. 257 - 262
VLD2014-112
時間的三重化によるソフトエラー耐性向上の解析的評価
○土井龍太郎・橋本昌宜・尾上孝雄（阪大）
pp. 263 - 268
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．