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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| CPSY, DC (共催) IPSJ-SLDM, IPSJ-EMB, IPSJ-ARC (共催) (連催) [詳細] |
2021-03-26 11:40 |
ONLINE | オンライン開催 | コントローラの遷移故障検出率向上のためのコントローラ拡大法 ○飯塚恭平・細川利典・山崎紘史（日大）・吉村正義（京都産大）  CPSY2020-63 DC2020-93 |
近年，VLSIの微細化，高速化，電源電圧の低下に伴い，遷移故障モデルなどのタイミング欠陥に対するテストが必要不可欠となっ... [more] | CPSY2020-63 DC2020-93 pp.79-84 |
| CPSY, DC (共催) IPSJ-ARC (連催) [詳細] |
2020-07-31 17:30 |
ONLINE | オンライン開催 | 機能等価な有限状態機械生成に基づく面積削減指向コントローラ拡大法 ○辻川敦也・細川利典（日大）・吉村正義（京都産大） CPSY2020-15 DC2020-15 |
近年，コントローラ拡大はレジスタ転送レベルにおけるテスト容易化設計やセキュリティ設計に用い られている．コントローラ... [more] | CPSY2020-15 DC2020-15 pp.93-98 |
| DC | 2020-02-26 12:00 |
東京 | 機械振興会館 | n入力マルチプレクサのテスト不能故障数削減のためのコントローラ拡大法 ○竹内勇希・細川利典・山崎紘史（日大）・吉村正義（京都産大） DC2019-90 |
近年，VLSIの微細化，高速化にともない，遷移故障モデルなどのタイミング欠陥に対するテストが必要不可欠となっている．しか... [more] | DC2019-90 pp.25-30 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) ICD, IE (共催) RECONF (併催) [詳細] |
2019-11-14 15:20 |
愛媛 | 愛媛県男女共同参画センター | コントローラ拡大とパーシャルスキャン設計を用いた遷移故障モデルのためのテスト容易化機能的k時間展開モデル生成法 ○石山悠太・細川利典・池ヶ谷祐輝（日大） VLD2019-43 DC2019-67 |
テスト容易化設計手法において，高い故障検出効率を維持したまま，面積オーバヘッドやテスト実行時間の削減をすることが重要であ... [more] | VLD2019-43 DC2019-67 pp.133-138 |
| DC | 2019-02-27 14:30 |
東京 | 機械振興会館 | コントローラのテスト活性化用状態圧縮法 ○池ヶ谷祐輝・石山悠太・細川利典・山崎紘史（日大） DC2018-80 |
VLSIのテストにおける課題の一つとして，テスト容易化設計回路の面積削減と故障検出効率の向上が挙げられる．その課題を解決... [more] | DC2018-80 pp.55-60 |
| DC | 2018-02-20 09:55 |
東京 | 機械振興会館 | コントローラ拡大を用いた遷移故障テストパターン数削減のための演算器のテストレジスタ割当て法 ○竹内勇希・武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大） DC2017-78 |
VLSIのテストコストを削減するためには，テストパターン数を削減することが必要である．特に動的テスト圧縮の効率を高めるた... [more] | DC2017-78 pp.7-12 |
| VLD, DC, IPSJ-SLDM, IPSJ-EMB (連催) CPSY, IPSJ-ARC (連催) CPM, ICD, IE (共催) RECONF (併催) [詳細] |
2017-11-06 15:20 |
熊本 | くまもと県民交流館パレア | コントローラ拡大を用いたレジスタ転送レベルにおけるテストパターン数削減のためのハードウェア要素のテストレジスタ割当て法 ○武田 俊・細川利典・山崎紘史（日大）・吉村正義（京都産大） VLD2017-37 DC2017-43 |
近年, VLSIのテストコスト増大に伴い，DFT設計を用いたテストパターン数削減手法が重要視されている．特に， VLSI... [more] | VLD2017-37 DC2017-43 pp.61-66 |
| DC | 2016-02-17 14:50 |
東京 | 機械振興会館 | テストパターン数削減のためのRTLテストポイント挿入法 ○大崎直也・細川利典・山崎紘史（日大）・吉村正義（京都産大） DC2015-93 |
VLSIのテストコスト削減のため，テストポイント挿入を用いたテストパターン数削減法が提案されている．ゲートレベルにおける... [more] | DC2015-93 pp.43-48 |
| DC | 2014-06-20 16:25 |
東京 | 機械振興会館 | 機能的k時間展開モデルのテスト容易性評価 ○増田哲也・西間木 淳・細川利典（日大）・藤原秀雄（阪学院大） DC2014-17 |
データパスを対象とした効率的なテスト生成手法として，機能的k時間展開モデルを用いたテスト生成法が提案されている．機能的k... [more] | DC2014-17 pp.45-50 |
| DC | 2013-06-21 13:45 |
東京 | 機械振興会館 | データパス回路の機能的k時間展開モデル生成のためのコントローラ拡大法 ○兒玉雄佑・西間木 淳・増田哲也・細川利典（日大）・藤原秀雄（阪学院大） DC2013-10 |
近年，LSIの設計生産性の向上とテストコスト削減のため，動作合成においてデータパスのテスト容易化合成が提案されている．提... [more] | DC2013-10 pp.1-6 |
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