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| 研究会 | 発表日時 | 開催地 | タイトル・著者 | 抄録 | 資料番号 | |
| DC | 2021-02-05 10:30 |
ONLINE | オンライン開催 | FPGAの配線遅延の影響を考慮した製造ばらつき測定方法の検討 ○堤 信吾・三浦幸也（都立大）  DC2020-69 |
FPGAとはユーザが任意の論理機能を実装できるLSIである．FPGAにおいても製造ばらつきが問題になってきており，これを... [more] | DC2020-69 pp.1-6 |
| VLD, IPSJ-SLDM (連催) |
2016-05-11 14:30 |
福岡 | 北九州国際会議場 | DFGのクリティカルパス最適化に基づく演算チェイニングを用いたRDRアーキテクチャ対象高位合成手法 ○寺田晃太朗・柳澤政生・戸川 望（早大） VLD2016-4 |
半導体の微細化に伴い，配線遅延が相対的に増大している問題が顕著化し，高位合成段階で配線遅延を考慮する必要がある．レジスタ... [more] | VLD2016-4 pp.41-46 |
| VLD | 2016-03-01 15:10 |
沖縄 | 沖縄県青年会館 | フロアプラン指向高位合成を用いたレジスタ分散型アーキテクチャ回路のFPGA実装 ○藤原晃一・川村一志・五十嵐啓太・柳澤政生・戸川 望（早大） VLD2015-127 |
近年，様々なアプリケーションに対しFPGAの利用が急速拡大するに伴って，FPGA向け高位合成の需要が高まっている． F... [more] |
VLD2015-127 pp.93-98 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2015-12-02 17:35 |
長崎 | 長崎県勤労福祉会館 | 配線遅延とクロックスキューを利用したフロアプラン指向FPGA高位合成手法 ○藤原晃一・川村一志・柳澤政生・戸川 望（早大） VLD2015-54 DC2015-50 |
FPGAでは近年プロセスの微細化が進み，配線遅延とクロックスキューが回路の動作周波数を著しく悪くする恐れがある． 従っ... [more] |
VLD2015-54 DC2015-50 pp.99-104 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2014-11-26 14:45 |
大分 | ビーコンプラザ（別府国際コンベンションセンター） | FPGAの配線遅延特性を利用したフロアプラン指向高位合成手法 ○藤原晃一・柳澤政生・戸川 望（早大） VLD2014-85 DC2014-39 |
近年，画像処理や通信プロトコル処理などデータを高速処理する必要がある場面で，高位合成を利用し た FPGA 設計が増加し... [more] | VLD2014-85 DC2014-39 pp.99-104 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2014-11-26 15:10 |
大分 | ビーコンプラザ（別府国際コンベンションセンター） | HDRアーキテクチャを対象とした製造ばらつき耐性と低レイテンシを両立可能なマルチシナリオ高位合成手法 ○井川昂輝・阿部晋矢・柳澤政生・戸川 望（早大） VLD2014-86 DC2014-40 |
半導体プロセスの継続的な微細化により，製造ばらつきや配線遅延がLSI設計に与える影響が増加している．これらに対し，製造ば... [more] | VLD2014-86 DC2014-40 pp.105-110 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2014-11-28 09:40 |
大分 | ビーコンプラザ（別府国際コンベンションセンター） | トランスペアレントラッチを用いたNoC向け分散ルータアーキテクチャ ○安戸僚汰・松谷宏紀（慶大）・鯉渕道紘（NII）・天野英晴・中村維男（慶大） CPSY2014-80 |
CMOS技術における微細化によって，電力・遅延の両面でNoCの影響が大きくなっていくが，特にリンクが占める配線遅延・電力... [more] | CPSY2014-80 pp.45-50 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2014-11-28 15:35 |
大分 | ビーコンプラザ（別府国際コンベンションセンター） | HDR-mcvを対象とした複数クロックドメインおよび複数電源電圧による低電力化高位合成手法 ○阿部晋矢・史 又華（早大）・宇佐美公良（芝浦工大/早大）・柳澤政生・戸川 望（早大） VLD2014-102 DC2014-56 |
低電力かつ高速なLSI の設計へ向け，配線遅延を考慮しながら複数クロックドメイン，複数電源電圧を同時に適用可能なHDR-... [more] | VLD2014-102 DC2014-56 pp.203-208 |
| SDM | 2014-02-28 10:10 |
東京 | 機械振興会館 | ［招待講演］先端Low-k配線技術における課題と指針 ○井上尚也（ルネサス エレクトロニクス） SDM2013-166 |
先端LSIの多層配線の開発トレンドを概観しながら、Low-k材料に注目したインテグレーションの課題とその解決策についてま... [more] | SDM2013-166 pp.7-12 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2013-11-28 09:45 |
鹿児島 | 鹿児島県文化センター | 信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法 ○川村一志・柳澤政生・戸川 望（早大） VLD2013-79 DC2013-45 |
半導体の微細化技術の進展に伴い，ソフトエラーに起因する信頼性の低下，及び配線遅延の相対的増大が問題となっている． 信頼... [more] |
VLD2013-79 DC2013-45 pp.129-134 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2013-11-29 11:40 |
鹿児島 | 鹿児島県文化センター | HDR-mcdを対象としたクロックエネルギー優位な高位合成と実験評価 ○阿部晋矢・史 又華（早大）・宇佐美公良（芝浦工大/早大）・柳澤政生・戸川 望（早大） VLD2013-97 DC2013-63 |
LSI全体に占めるクロック信号によるエネルギー消費の割合は大きく，マルチクロックドメイン，クロックゲーティングなどが提案... [more] | VLD2013-97 DC2013-63 pp.263-268 |
| VLD, IPSJ-SLDM (連催) |
2013-05-16 16:00 |
福岡 | 北九州国際会議場 | RDRアーキテクチャを対象とした時間及び面積オーバーヘッドのないフォールトセキュア高位合成手法 ○川村一志・柳澤政生・戸川 望（早大） VLD2013-9 |
本論文では，RDRアーキテクチャを対象とした時間及び面積オーバーヘッドのないフォールトセキュア高位合成手法を提案する．提... [more] | VLD2013-9 pp.67-72 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2012-11-26 11:20 |
福岡 | 九州大学百年講堂 | 島内消費電力量見積もりにもとづく温度特性を考慮したRDRアーキテクチャ向け高位合成手法 ○川村一志・柳澤政生・戸川 望（早大） VLD2012-61 DC2012-27 |
半導体の微細化技術向上に伴い，ICチップ内部の発熱，特にホットスポットと呼ばれる局所的に温度の高い空間が問題となっている... [more] | VLD2012-61 DC2012-27 pp.13-18 |
| VLD, DC, IPSJ-SLDM (連催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2012-11-27 14:15 |
福岡 | 九州大学百年講堂 | SAAV:AVHDRアーキテクチャを対象とした動的複数電源電圧指向の低電力化高位合成手法 ○阿部晋矢・史 又華（早大）・宇佐美公良（芝浦工大/早大）・柳澤政生・戸川 望（早大） VLD2012-82 DC2012-48 |
動的複数電源電圧と配線遅延を高位合成に統合するプラットフォームとして，Adaptive Voltages Huddle-... [more] | VLD2012-82 DC2012-48 pp.135-140 |
| IPSJ-SLDM, VLD (連催) |
2012-05-30 14:55 |
福岡 | 北九州国際会議場 | HDRアーキテクチャを対象とした高速かつ効率的な複数電源電圧指向の高位合成手法 ○阿部晋矢・柳澤政生・戸川 望（早大） VLD2012-2 |
高集積，高機能なLSI 加工技術の出現により，エネルギー効率と配線遅延を意識したLSI 設計が求められる．低電力化技術の... [more] | VLD2012-2 pp.7-12 |
| VLD | 2011-03-04 15:55 |
沖縄 | 沖縄県男女共同参画センター | ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 ○北森達也・堀 遼平・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大） VLD2010-147 |
我々は，ビア層のレイアウトを変更することにより，任意のデジタル論理を実現できるビアプログラマブルストラクチャードASIC... [more] | VLD2010-147 pp.183-188 |
| VLD | 2010-03-11 10:50 |
沖縄 | 沖縄県男女共同参画センター | ビアプログラマブルデバイスVPEXの配線遅延評価 ○西本智広・北森達也・國生雄一・山田翔太（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大） VLD2009-109 |
我々は，EXOR論理ゲートとインバータより構成される基本論理素子(LE)を用いた，ビアプログラマブルデバイスVPEXの研... [more] | VLD2009-109 pp.61-66 |
| VLD, IPSJ-SLDM (連催) |
2009-05-21 10:00 |
福岡 | 北九州国際会議場 | パス長制約付き点集合に対する矩形スタイナー木構成手法 ○井上雅文・富岡洋一（東工大）・小平行秀（会津大）・高橋篤司（阪大） VLD2009-4 |
配線の微細化に伴い，信号伝搬遅延に占める配線遅延の割合が無視できない程に大きくなってきており，配線遅延の低減を目的とした... [more] | VLD2009-4 pp.31-36 |
| VLD, DC, IPSJ-SLDM (共催) ICD, CPM (共催) CPSY, RECONF (併催) [詳細] |
2008-11-18 10:55 |
福岡 | 北九州学術研究都市 | 配線遅延を考慮した回路モデル上でのハードウェアアルゴリズムの評価 ○長瀬哲也・高木一義・高木直史（名大） VLD2008-77 DC2008-45 |
集積回路設計において，計算時間や面積などの要求に応じてハードウェアアルゴリズムを設計，選択することが重要となる．従来のハ... [more] | VLD2008-77 DC2008-45 pp.103-108 |
| VLD, CAS, SIP (共催) |
2008-06-26 17:10 |
北海道 | 北海道大学 高等教育機能開発センター | ［フェロー記念講演］CADツールの使い方? ～ タイミング解析を中心に ～ ○築山修治（中大） CAS2008-18 VLD2008-31 SIP2008-52 |
集積回路の設計は幾つかの工程から成るが，各工程において，その作業を補助するコンピュータ援用設計（CAD）ツールが提供され... [more] | CAS2008-18 VLD2008-31 SIP2008-52 pp.99-102 |
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