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VLSI設計技術研究会(VLD) [schedule] [select]
専門委員長 小野澤 晃 (NTT)
副委員長 宇佐美 公良 (芝浦工大)
幹事 山田 晃久 (シャープ), 小林 和淑 (京都工繊大)

日時 2011年 3月 2日(水) 13:10 - 18:00
2011年 3月 3日(木) 09:55 - 16:55
2011年 3月 4日(金) 10:00 - 16:20
議題 システムオンシリコンを支える設計技術 
会場名 沖縄県男女共同参画センター「てぃるる」 
住所 〒900-0036 沖縄県那覇市西3丁目11番1号
交通案内 那覇空港から沖縄都市モノレールで旭橋駅下車、車で約10分
http://www.tiruru.or.jp/?page_id=31
会場世話人
連絡先
琉球大学工学部 島袋勝彦
098-895-8694
お知らせ ◎1日目の研究会終了後(3月2日(水)),懇親会を行います。
日時:2011年3月2日(水) 18:30-20:30
場所:パシフィックホテル沖縄2F「エフカイ」
http://www.pacifichotel.jp/
(研究会会場の隣のホテルです)
会費:5,000円 (一般、学生共)
皆様お誘い合わせの上、是非ご参加ください。
参加を希望される方は、下記問合先(山田)までご連絡ください。
当日参加も可能です。
◎2日目の開始時刻を9:30⇒9:55に変更いたしました。(2/9)
著作権に
ついて
以下の論文すべての著作権は電子情報通信学会に帰属します.(許諾番号:10GA0019/12GB0052/13GB0056/17GB0034/18GB0034)

3月2日(水) 午後  プロセッサ設計
座長: 山田 晃久 (シャープ)
13:10 - 14:50
(1) 13:10-13:35 分枝限定法に基づく組込み向けVLIW型プロセッサのアーキテクチャ探索手法 VLD2010-116 青木康平谷口一徹冨山宏之福井正博立命館大
(2) 13:35-14:00 マルチサイクル演算に対応したVLIW型プロセッサ向け消費電力最小命令スケジューリング手法 VLD2010-117 内田充哉谷口一徹冨山宏之福井正博立命館大
(3) 14:00-14:25 柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法 VLD2010-118 多和田雅師柳澤政生大附辰夫戸川 望早大
(4) 14:25-14:50 DEPSフレームワークにおける最悪実行時間と平均消費エネルギーのタスク内解析手法 VLD2010-119 川島裕崇曾 剛渥美紀寿立松知紘高田広章名大
  14:50-15:05 休憩 ( 15分 )
3月2日(水) 午後  低電力設計
座長: 冨山 宏之 (立命館大)
15:05 - 16:45
(5) 15:05-15:30 スクラッチパッドメモリとコード配置最適化による低エネルギーASIP合成手法 VLD2010-120 嶋田吉倫史 又華戸川 望柳澤政生大附辰夫早大
(6) 15:30-15:55 細粒度パワーゲーティングにおける履歴に基づいたスリープ制御方式の検討と評価 VLD2010-121 武藤徹也宇佐美公良芝浦工大
(7) 15:55-16:20 準相補MOSを用いたデジタル回路の低消費電力化設計 VLD2010-122 曽和修一金子峰雄北陸先端大
(8) 16:20-16:45 Reusable Constraints of Nano-watt BGR Circuits in CMOS Process Migration VLD2010-123 Gong Chen・○Delong YinBo YangQing DongJing LiShigetoshi NakatakeUniv. of Kitakyushu
  16:45-17:00 休憩 ( 15分 )
3月2日(水) 午後  招待講演
座長: 小野澤 晃 (NTT)
17:00 - 18:00
(9) 17:00-18:00 [フェロー記念講演]More Mooreに立ちはだかるCMOSばらつきの理解に向けて VLD2010-124 小野寺秀俊京大/JST
3月3日(木) 午前  論理設計1
座長: 宇佐美 公良 (芝浦工大)
09:55 - 11:10
(10) 09:55-10:20 Split-output Latchを用いたSemi-static TSPC DFFの提案と評価 VLD2010-125 中林智之佐々木敬泰大野和彦近藤利夫三重大
(11) 10:20-10:45 Domino-RSL方式を用いたDPA耐性を持つDES暗号回路の設計試作と安全性評価 VLD2010-126 岩井克彦小島憲司汐崎 充浅川俊介藤野 毅立命館大
(12) 10:45-11:10 遅延時間差検出型アービターPUFによるセレクタ遅延時間測定評価 VLD2010-127 村山貴彦汐崎 充古橋康太福島照理藤野 毅立命館大
  11:10-11:25 休憩 ( 15分 )
3月3日(木) 午前  アーキテクチャ設計1
座長: 金子 峰雄 (北陸先端大)
11:25 - 12:15
(13) 11:25-11:50 多重並列グループ署名の低消費電力回路アーキテクチャ VLD2010-128 森岡澄夫古川 潤佐古和恵NEC
(14) 11:50-12:15 リアルタイム画像識別におけるスケーラブルアーキテクチャの設計 VLD2010-129 青木 孝細谷英一大塚卓哉小野澤 晃NTT
3月3日(木) 午後  高位設計
座長: 福井 正博 (立命館大)
13:45 - 15:25
(15) 13:45-14:10 メモリアクセス高速化のための回路自動生成の一手法 VLD2010-130 岸田和也神戸尚志近畿大
(16) 14:10-14:35 動的再構成可能プロセッサにおける回路自動生成の一手法 VLD2010-131 荒木統行神戸尚志近畿大
(17) 14:35-15:00 粒子追跡システムにおける相関値計算回路設計とその評価 VLD2010-132 森口翔太神戸尚志近畿大
(18) 15:00-15:25 速度性能とタイミングスキュー調整特性に優れたデータパスの合成手法 VLD2010-133 党 羽金子峰雄北陸先端大
  15:25-15:40 休憩 ( 15分 )
3月3日(木) 午後  DFM
座長: 高橋 篤司 (阪大)
15:40 - 16:55
(19) 15:40-16:05 混合正規分布統計的最大値演算における最適性評価の一考察 VLD2010-134 石原 完福井正博立命館大)・築山修治中大
(20) 16:05-16:30 混合正規分布を用いた統計的静的遅延解析手法の性能評価 VLD2010-135 藤森智幸築山修治中大)・福井正博立命館大
(21) 16:30-16:55 パスディレイテストを用いた部分パス遅延値推定手法 VLD2010-136 志岐卓信高島康裕北九州市大)・中村祐一NEC
3月4日(金) 午前  物理設計
座長: 小林 和淑 (京都工繊大)
10:00 - 11:40
(22) 10:00-10:25 多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法 VLD2010-137 竹島将太高木一義田中雅光名大)・高木直史京大
(23) 10:25-10:50 最小総変位配置実現問題に対し効率的な位相変更手法CRP法の提案 VLD2010-138 河野祐貴高島康裕北九州市大)・高橋篤司阪大
(24) 10:50-11:15 CUDAを利用した有向非循環グラフにおける全点間最短経路探索高速化手法 VLD2010-139 山村亮英高島康裕北九州市大
(25) 11:15-11:40 アナログ集積回路における容量の実現及び評価手法に関する一考察 VLD2010-140 越智 敦島津怜英藤村 徹中武繁寿北九州市大
3月4日(金) 午後  論理設計2
座長: 室岡 孝宏 (NTT)
13:10 - 14:50
(26) 13:10-13:35 ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価 VLD2010-141 井上雅文東工大)・右近祐太高橋篤司阪大
(27) 13:35-14:00 FPGA上に実現した可変レイテンシ回路の動作検証 VLD2010-142 右近祐太阪大)・井上雅文東工大)・高橋篤司谷口研二阪大
(28) 14:00-14:25 二段階検証による順序回路の限定モデル検査の高速化手法 VLD2010-143 尾野紀博中村一博高木一義名大)・高木直史京大
(29) 14:25-14:50 次状態関数処理に基づく高速不揮発メモリに対する書き込み最適化 VLD2010-144 岡田直也早大)・中村祐一NEC)・木村晋二早大
  14:50-15:05 休憩 ( 15分 )
3月4日(金) 午後  アーキテクチャ設計2
座長: 木村 晋二 (早大)
15:05 - 16:20
(30) 15:05-15:30 3次元積層LSI開発のためのスケーラブルなプロトタイピング・システム VLD2010-145 マルコ チャシン内田裕之萩本有哉宮崎崇史大川 猛池野理門松本祐教トプスシステムズ)・居村史人菊地克弥鈴木基史仲川 博青柳昌宏産総研
(31) 15:30-15:55 ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価 VLD2010-146 上岡泰輔北森達也堀 遼平立命館大)・吉川雅弥名城大)・藤野 毅立命館大
(32) 15:55-16:20 ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 VLD2010-147 北森達也堀 遼平上岡泰輔立命館大)・吉川雅弥名城大)・藤野 毅立命館大

講演時間
一般講演発表 20 分 + 質疑応答 5 分

問合先と今後の予定
VLD VLSI設計技術研究会(VLD)   [今後の予定はこちら]
問合先 山田 晃久(シャープ)
E--mail: asrp
Tel: 0743-65-2531, Fax: 0743-65-0554 
お知らせ ◎VLD研究会ホームページもご覧下さい.
http://www.ieice.org/~vld/


Last modified: 2011-02-21 16:33:33


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