3月2日(水) 午後  プロセッサ設計 座長: 山田 晃久 （シャープ） 13:10 - 14:50
(1)	13:10-13:35	分枝限定法に基づく組込み向けVLIW型プロセッサのアーキテクチャ探索手法 VLD2010-116	○青木康平・谷口一徹・冨山宏之・福井正博（立命館大）
(2)	13:35-14:00	マルチサイクル演算に対応したVLIW型プロセッサ向け消費電力最小命令スケジューリング手法 VLD2010-117	○内田充哉・谷口一徹・冨山宏之・福井正博（立命館大）
(3)	14:00-14:25	柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法 VLD2010-118	○多和田雅師・柳澤政生・大附辰夫・戸川　望（早大）
(4)	14:25-14:50	DEPSフレームワークにおける最悪実行時間と平均消費エネルギーのタスク内解析手法 VLD2010-119	○川島裕崇・曾　剛・渥美紀寿・立松知紘・高田広章（名大）
	14:50-15:05	休憩　（ 15分 ）
3月2日(水) 午後  低電力設計 座長: 冨山 宏之 （立命館大） 15:05 - 16:45
(5)	15:05-15:30	スクラッチパッドメモリとコード配置最適化による低エネルギーASIP合成手法 VLD2010-120	○嶋田吉倫・史　又華・戸川　望・柳澤政生・大附辰夫（早大）
(6)	15:30-15:55	細粒度パワーゲーティングにおける履歴に基づいたスリープ制御方式の検討と評価 VLD2010-121	○武藤徹也・宇佐美公良（芝浦工大）
(7)	15:55-16:20	準相補MOSを用いたデジタル回路の低消費電力化設計 VLD2010-122	○曽和修一・金子峰雄（北陸先端大）
(8)	16:20-16:45	Reusable Constraints of Nano-watt BGR Circuits in CMOS Process Migration VLD2010-123	Gong Chen・○Delong Yin・Bo Yang・Qing Dong・Jing Li・Shigetoshi Nakatake（Univ. of Kitakyushu）
	16:45-17:00	休憩　（ 15分 ）
3月2日(水) 午後  招待講演 座長: 小野澤 晃 （NTT） 17:00 - 18:00
(9)	17:00-18:00	［フェロー記念講演］More Mooreに立ちはだかるCMOSばらつきの理解に向けて VLD2010-124	○小野寺秀俊（京大/JST）
3月3日(木) 午前  論理設計1 座長: 宇佐美 公良 （芝浦工大） 09:55 - 11:10
(10)	09:55-10:20	Split-output Latchを用いたSemi-static TSPC DFFの提案と評価 VLD2010-125	○中林智之・佐々木敬泰・大野和彦・近藤利夫（三重大）
(11)	10:20-10:45	Domino-RSL方式を用いたDPA耐性を持つDES暗号回路の設計試作と安全性評価 VLD2010-126	○岩井克彦・小島憲司・汐崎　充・浅川俊介・藤野　毅（立命館大）
(12)	10:45-11:10	遅延時間差検出型アービターPUFによるセレクタ遅延時間測定評価 VLD2010-127	○村山貴彦・汐崎　充・古橋康太・福島照理・藤野　毅（立命館大）
	11:10-11:25	休憩　（ 15分 ）
3月3日(木) 午前  アーキテクチャ設計1 座長: 金子 峰雄 （北陸先端大） 11:25 - 12:15
(13)	11:25-11:50	多重並列グループ署名の低消費電力回路アーキテクチャ VLD2010-128	○森岡澄夫・古川　潤・佐古和恵（NEC）
(14)	11:50-12:15	リアルタイム画像識別におけるスケーラブルアーキテクチャの設計 VLD2010-129	○青木　孝・細谷英一・大塚卓哉・小野澤　晃（NTT）
3月3日(木) 午後  高位設計 座長: 福井 正博 （立命館大） 13:45 - 15:25
(15)	13:45-14:10	メモリアクセス高速化のための回路自動生成の一手法 VLD2010-130	○岸田和也・神戸尚志（近畿大）
(16)	14:10-14:35	動的再構成可能プロセッサにおける回路自動生成の一手法 VLD2010-131	○荒木統行・神戸尚志（近畿大）
(17)	14:35-15:00	粒子追跡システムにおける相関値計算回路設計とその評価 VLD2010-132	○森口翔太・神戸尚志（近畿大）
(18)	15:00-15:25	速度性能とタイミングスキュー調整特性に優れたデータパスの合成手法 VLD2010-133	○党　羽・金子峰雄（北陸先端大）
	15:25-15:40	休憩　（ 15分 ）
3月3日(木) 午後  DFM 座長: 高橋 篤司 （阪大） 15:40 - 16:55
(19)	15:40-16:05	混合正規分布統計的最大値演算における最適性評価の一考察 VLD2010-134	○石原　完・福井正博（立命館大）・築山修治（中大）
(20)	16:05-16:30	混合正規分布を用いた統計的静的遅延解析手法の性能評価 VLD2010-135	○藤森智幸・築山修治（中大）・福井正博（立命館大）
(21)	16:30-16:55	パスディレイテストを用いた部分パス遅延値推定手法 VLD2010-136	○志岐卓信・高島康裕（北九州市大）・中村祐一（NEC）
3月4日(金) 午前  物理設計 座長: 小林 和淑 （京都工繊大） 10:00 - 11:40
(22)	10:00-10:25	多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法 VLD2010-137	○竹島将太・高木一義・田中雅光（名大）・高木直史（京大）
(23)	10:25-10:50	最小総変位配置実現問題に対し効率的な位相変更手法CRP法の提案 VLD2010-138	○河野祐貴・高島康裕（北九州市大）・高橋篤司（阪大）
(24)	10:50-11:15	CUDAを利用した有向非循環グラフにおける全点間最短経路探索高速化手法 VLD2010-139	○山村亮英・高島康裕（北九州市大）
(25)	11:15-11:40	アナログ集積回路における容量の実現及び評価手法に関する一考察 VLD2010-140	○越智　敦・島津怜英・藤村　徹・中武繁寿（北九州市大）
3月4日(金) 午後  論理設計2 座長: 室岡 孝宏 （NTT） 13:10 - 14:50
(26)	13:10-13:35	ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価 VLD2010-141	○井上雅文（東工大）・右近祐太・高橋篤司（阪大）
(27)	13:35-14:00	FPGA上に実現した可変レイテンシ回路の動作検証 VLD2010-142	○右近祐太（阪大）・井上雅文（東工大）・高橋篤司・谷口研二（阪大）
(28)	14:00-14:25	二段階検証による順序回路の限定モデル検査の高速化手法 VLD2010-143	○尾野紀博・中村一博・高木一義（名大）・高木直史（京大）
(29)	14:25-14:50	次状態関数処理に基づく高速不揮発メモリに対する書き込み最適化 VLD2010-144	○岡田直也（早大）・中村祐一（NEC）・木村晋二（早大）
	14:50-15:05	休憩　（ 15分 ）
3月4日(金) 午後  アーキテクチャ設計2 座長: 木村 晋二 （早大） 15:05 - 16:20
(30)	15:05-15:30	3次元積層LSI開発のためのスケーラブルなプロトタイピング・システム VLD2010-145	○マルコ チャシン・内田裕之・萩本有哉・宮崎崇史・大川　猛・池野理門・松本祐教（トプスシステムズ）・居村史人・菊地克弥・鈴木基史・仲川　博・青柳昌宏（産総研）
(31)	15:30-15:55	ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価 VLD2010-146	○上岡泰輔・北森達也・堀　遼平（立命館大）・吉川雅弥（名城大）・藤野　毅（立命館大）
(32)	15:55-16:20	ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価 VLD2010-147	○北森達也・堀　遼平・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野　毅（立命館大）

問合先と今後の予定
VLD	VLSI設計技術研究会（VLD）   [今後の予定はこちら]
	問合先	山田 晃久（シャープ） E-: asrp Tel: 0743-65-2531, Fax: 0743-65-0554
	お知らせ	◎VLD研究会ホームページもご覧下さい． http://www.ieice.org/~vld/

Last modified: 2011-02-21 16:33:33