3月10日(水) 午後  性能および製造性考慮物理設計 座長: 小林 和淑 (京都工繊大) 13:30 - 14:45
(1)	13:30-13:55	小型LCD駆動回路用タイミングパルス生成回路の自動レイアウトシステム VLD2009-99	○浅川升平・榊原雄一・築山修治（中大）・白川　功（兵庫県立大）・西　修司・竹田忠司・永井知幸・久保田　靖（シャープ）
(2)	13:55-14:20	Analog Macro Layout Generation Based on Regular Bulk Structure VLD2009-100	Bo Yang・○Qing Dong・Jing Li・Shigetoshi Nakatake（Univ. of Kitakyushu）
(3)	14:20-14:45	サブスレッショルド領域での動作に向けたレベルシフタ回路構造の検討 VLD2009-101	○石崎智尋・小山　慧・宇佐美公良（芝浦工大）
	14:45-15:00	休憩　（ 15分 ）
3月10日(水) 午後  製造性考慮設計 座長: 山田 晃久 (シャープ) 15:00 - 16:40
(4)	15:00-15:25	電圧および温度変動を考慮した遅延ばらつきモデル構築の一手法 VLD2009-102	○柳川英輝・三木陽生・福井正博（立命館大）・築山修治（中大）
(5)	15:25-15:50	基板バイポーラ効果によるSEUとMCUの発生機構の検討 VLD2009-103	○濱中　力（京都工繊大）・古田　潤・牧野紘明（京大）・小林和淑（京都工繊大）・小野寺秀俊（京大/JST）
(6)	15:50-16:15	MOSトランジスタの耐ばらつきチャネル分割に関する考察 VLD2009-104	○劉　博・越智　敦・中武繁寿（北九州市大）
(7)	16:15-16:40	超球の一部を用いた歩留り推定における不良領域の効率的探索手法 VLD2009-105	○伊達貴徳・萩原　汐・益　一哉（東工大）・佐藤高史（京大）
	16:40-16:55	休憩　（ 15分 ）
3月10日(水) 午後  招待講演 座長: 高橋 篤司 (阪大) 16:55 - 17:55
(8)	16:55-17:55	［招待講演］常時着用型センサ"ビジネス顕微鏡"による組織変革 VLD2009-106	○荒　宏視（日立/早大）・佐藤信夫・矢野和男（日立）・戸川　望・柳澤政生・大附辰夫（早大）
3月11日(木) 午前  プログラマブルデバイスと設計技術 座長: 宇佐美 公良 (芝浦工大) 10:00 - 11:40
(9)	10:00-10:25	ビアプログラマブルデバイスVPEXのロジックアレイブロックと配線アーキテクチャの検討 VLD2009-107	○山田翔太・國生雄一・西本智広・吉田直之・堀　遼平・松本直樹・北森達也（立命館大）・吉川雅弥（名城大）・藤野　毅（立命館大）
(10)	10:25-10:50	ビアプログラマブルデバイスに最適な基本論理ゲートアーキテクチャの検討 VLD2009-108	○堀　遼平・國生雄一・西本智広・山田翔太・吉田直之・松本直樹・藤野　毅（立命館大）・吉川雅弥（名城大）
(11)	10:50-11:15	ビアプログラマブルデバイスVPEXの配線遅延評価 VLD2009-109	○西本智広・北森達也・國生雄一・山田翔太（立命館大）・吉川雅弥（名城大）・藤野　毅（立命館大）
(12)	11:15-11:40	潜在的多様性を考慮したプログラマブルハードウェアの高位合成手法 VLD2009-110	○吉田浩章・藤田昌宏（東大/JST）
	11:40-13:05	昼食　（ 85分 ）
3月11日(木) 午後  低電力設計と回路設計技術I 座長: 小平 行秀 (会津大) 13:05 - 14:20
(13)	13:05-13:30	混合正規分布を用いた統計的タイミング解析手法の精度向上について VLD2009-111	○小幡篤敬・築山修治（中大）・福井正博（立命館大）
(14)	13:30-13:55	Delay Analysis of Sub-Path on Fabricated Chips by Several Path-delay Tests VLD2009-112	○Takanobu Shiki・Yasuhiro Takashima（Univ. of Kitakyushu）・Yuichi Nakamura（NEC Corp.）
(15)	13:55-14:20	パワーゲーティングの実装方式がエネルギー削減効果に与える影響の解析 VLD2009-113	○太田雄也・小山　慧・橋田達徳・武藤徹也・山本辰也・宇佐美公良（芝浦工大）
	14:20-14:35	休憩　（ 15分 ）
3月11日(木) 午後  低電力設計と回路設計技術II 座長: 中武 繁寿 (北九州市大) 14:35 - 15:50
(16)	14:35-15:00	MTCMOS回路を利用したオンチップ・リークモニタによるランタイム・パワーゲーティング回路の損益分岐点予測 VLD2009-114	○小山　慧・橋田達徳・宇佐美公良（芝浦工大）・池淵大輔・天野英晴（慶大）
(17)	15:00-15:25	入力ベクトルと回路の内部状態を考慮したピーク電力高速見積もり手法 VLD2009-115	○高橋伸嘉（東工大）・富岡洋一（東京農工大）・小平行秀（会津大）・高橋篤司（阪大）
(18)	15:25-15:50	加算器の平均スイッチングエネルギーの解析的評価 VLD2009-116	○大野真司・高木一義・高木直史（名大）
	15:50-16:05	休憩　（ 15分 ）
3月11日(木) 午後  クロック合成および実装設計 座長: 中武 繁寿 (北九州市大) 16:05 - 17:20
(19)	16:05-16:30	2層BGAパッケージのための詳細ビア配置手法の評価 VLD2009-117	○木下昌紀（東工大）・富岡洋一（東京農工大）・高橋篤司（阪大）
(20)	16:30-16:55	Deskewを考慮したクロック分配最適化手法 VLD2009-118	○山口光博・高島康裕（北九州市大）
(21)	16:55-17:20	一般同期方式における消費電力を抑えたクロック木構成のためのクラスタ分割法 VLD2009-119	○小平行秀（会津大）・高橋篤司（阪大）
3月12日(金) 午前  システム設計・高位論理設計I 座長: 戸川 望 (早大) 10:00 - 11:40
(22)	10:00-10:25	組込みプロセッサの命令セット拡張に適したソフトウェア開発ツール生成手法 VLD2009-120	○久村孝寛（NEC/阪大）・多賀惣一朗・石浦菜岐佐（関西学院大）・武内良典・今井正治（阪大）
(23)	10:25-10:50	エラー検出回復方式における加算器の性能評価 VLD2009-121	○右近祐太（阪大）・井上雅文（東工大）・高橋篤司・谷口研二（阪大）
(24)	10:50-11:15	タイミングスキュー調整可能データパスの合成条件 VLD2009-122	○手原　亮・金子峰雄（北陸先端大）
(25)	11:15-11:40	FPGA上に実現した二つの近似文字列マッチングアルゴリズムの比較 VLD2009-123	○清水敬介・中原啓貴・笹尾　勤・松浦宗寛（九工大）
	11:40-13:05	昼食　（ 85分 ）
3月12日(金) 午後  システム設計・高位論理設計II 座長: 戸川 望 (早大) 13:05 - 14:20
(26)	13:05-13:30	セル遅延モデルを用いた算術演算回路の信号遷移回数見積もり手法 VLD2009-124	○川島裕崇・中村一博・高木一義・高木直史（名大）
(27)	13:30-13:55	順序回路の形式的検証におけるフォールスネガティブ削減のための回路変換 VLD2009-125	○尾野紀博・中村一博・高木一義・高木直史（名大）
(28)	13:55-14:20	順序回路のソフトエラー耐性評価手法の状態数削減による高速化 VLD2009-126	○赤峰悠介・吉村正義・松永裕介（九大）
	14:20-14:35	休憩　（ 15分 ）
3月12日(金) 午後  設計事例 座長: 小野澤 晃 (NTT) 14:35 - 15:50
(29)	14:35-15:00	Design and Implementation of an AMBA AHB Compliant Bus Architecture on FPGA VLD2009-127	○Xuan-Tu Tran・Hai-Phong Phan・Van-Huan Tran・Quang-Vinh Tran・Ngoc-Binh Nguyen（Vietnam National Univ.）
(30)	15:00-15:25	二段階動作合成によるグループ署名ASICの実装と評価 VLD2009-128	○森岡澄夫・荒木俊則・一色寿幸・尾花　賢・佐古和恵（NEC）
(31)	15:25-15:50	メニーコアシステム用適応型ネットワークオンチップの設計 VLD2009-129	○廉田　浩（九大）・若谷彰良（甲南大）

問合先と今後の予定
VLD	VLSI設計技術研究会（VLD）   [今後の予定はこちら]
	問合先	戸川 望 (早大) E-: n Tel: 03-5286-3908, Fax: 03-3208-7439
	お知らせ	◎VLD研究会ホームページもご覧下さい． http://www.ieice.org/~vld/

Last modified: 2010-03-02 22:03:09