Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2010-116
分枝限定法に基づく組込み向けVLIW型プロセッサのアーキテクチャ探索手法
○青木康平・谷口一徹・冨山宏之・福井正博（立命館大）
pp. 1 - 6
VLD2010-117
マルチサイクル演算に対応したVLIW型プロセッサ向け消費電力最小命令スケジューリング手法
○内田充哉・谷口一徹・冨山宏之・福井正博（立命館大）
pp. 7 - 12
VLD2010-118
柔軟な置換ポリシをもつ2階層キャッシュの正確で高速なシミュレーション手法
○多和田雅師・柳澤政生・大附辰夫・戸川 望（早大）
pp. 13 - 18
VLD2010-119
DEPSフレームワークにおける最悪実行時間と平均消費エネルギーのタスク内解析手法
○川島裕崇・曾 剛・渥美紀寿・立松知紘・高田広章（名大）
pp. 19 - 24
VLD2010-120
スクラッチパッドメモリとコード配置最適化による低エネルギーASIP合成手法
○嶋田吉倫・史 又華・戸川 望・柳澤政生・大附辰夫（早大）
pp. 25 - 30
VLD2010-121
細粒度パワーゲーティングにおける履歴に基づいたスリープ制御方式の検討と評価
○武藤徹也・宇佐美公良（芝浦工大）
pp. 31 - 36
VLD2010-122
準相補MOSを用いたデジタル回路の低消費電力化設計
○曽和修一・金子峰雄（北陸先端大）
pp. 37 - 42
VLD2010-123
Reusable Constraints of Nano-watt BGR Circuits in CMOS Process Migration
Gong Chen・○Delong Yin・Bo Yang・Qing Dong・Jing Li・Shigetoshi Nakatake（Univ. of Kitakyushu）
pp. 43 - 47
VLD2010-124
［フェロー記念講演］More Mooreに立ちはだかるCMOSばらつきの理解に向けて
○小野寺秀俊（京大/JST）
p. 49
VLD2010-125
Split-output Latchを用いたSemi-static TSPC DFFの提案と評価
○中林智之・佐々木敬泰・大野和彦・近藤利夫（三重大）
pp. 51 - 56
VLD2010-126
Domino-RSL方式を用いたDPA耐性を持つDES暗号回路の設計試作と安全性評価
○岩井克彦・小島憲司・汐崎 充・浅川俊介・藤野 毅（立命館大）
pp. 57 - 62
VLD2010-127
遅延時間差検出型アービターPUFによるセレクタ遅延時間測定評価
○村山貴彦・汐崎 充・古橋康太・福島照理・藤野 毅（立命館大）
pp. 63 - 68
VLD2010-128
多重並列グループ署名の低消費電力回路アーキテクチャ
○森岡澄夫・古川 潤・佐古和恵（NEC）
pp. 69 - 74
VLD2010-129
リアルタイム画像識別におけるスケーラブルアーキテクチャの設計
○青木 孝・細谷英一・大塚卓哉・小野澤 晃（NTT）
pp. 75 - 80
VLD2010-130
メモリアクセス高速化のための回路自動生成の一手法
○岸田和也・神戸尚志（近畿大）
pp. 81 - 86
VLD2010-131
動的再構成可能プロセッサにおける回路自動生成の一手法
○荒木統行・神戸尚志（近畿大）
pp. 87 - 92
VLD2010-132
粒子追跡システムにおける相関値計算回路設計とその評価
○森口翔太・神戸尚志（近畿大）
pp. 93 - 98
VLD2010-133
速度性能とタイミングスキュー調整特性に優れたデータパスの合成手法
○党 羽・金子峰雄（北陸先端大）
pp. 99 - 104
VLD2010-134
混合正規分布統計的最大値演算における最適性評価の一考察
○石原 完・福井正博（立命館大）・築山修治（中大）
pp. 105 - 110
VLD2010-135
混合正規分布を用いた統計的静的遅延解析手法の性能評価
○藤森智幸・築山修治（中大）・福井正博（立命館大）
pp. 111 - 116
VLD2010-136
パスディレイテストを用いた部分パス遅延値推定手法
○志岐卓信・高島康裕（北九州市大）・中村祐一（NEC）
pp. 117 - 122
VLD2010-137
多層配線単一磁束量子回路のための遅延余裕割り当てに基づく配線順序を考慮した配線手法
○竹島将太・高木一義・田中雅光（名大）・高木直史（京大）
pp. 123 - 128
VLD2010-138
最小総変位配置実現問題に対し効率的な位相変更手法CRP法の提案
○河野祐貴・高島康裕（北九州市大）・高橋篤司（阪大）
pp. 129 - 134
VLD2010-139
CUDAを利用した有向非循環グラフにおける全点間最短経路探索高速化手法
○山村亮英・高島康裕（北九州市大）
pp. 135 - 139
VLD2010-140
アナログ集積回路における容量の実現及び評価手法に関する一考察
○越智 敦・島津怜英・藤村 徹・中武繁寿（北九州市大）
pp. 141 - 146
VLD2010-141
ゲートレベルシミュレーションによるエラー検出・回復方式回路の評価
○井上雅文（東工大）・右近祐太・高橋篤司（阪大）
pp. 147 - 152
VLD2010-142
FPGA上に実現した可変レイテンシ回路の動作検証
○右近祐太（阪大）・井上雅文（東工大）・高橋篤司・谷口研二（阪大）
pp. 153 - 158
VLD2010-143
二段階検証による順序回路の限定モデル検査の高速化手法
○尾野紀博・中村一博・高木一義（名大）・高木直史（京大）
pp. 159 - 164
VLD2010-144
次状態関数処理に基づく高速不揮発メモリに対する書き込み最適化
○岡田直也（早大）・中村祐一（NEC）・木村晋二（早大）
pp. 165 - 170
VLD2010-145
3次元積層LSI開発のためのスケーラブルなプロトタイピング・システム
○マルコ チャシン・内田裕之・萩本有哉・宮崎崇史・大川 猛・池野理門・松本祐教（トプスシステムズ）・居村史人・菊地克弥・鈴木基史・仲川 博・青柳昌宏（産総研）
pp. 171 - 175
VLD2010-146
ビアプログラマブルASICアーキテクチャVPEX3の面積と遅延評価
○上岡泰輔・北森達也・堀 遼平（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）
pp. 177 - 182
VLD2010-147
ビアプログラマブルデバイスVPEXにおける配線リソースと配線遅延の評価
○北森達也・堀 遼平・上岡泰輔（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）
pp. 183 - 188
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．