Print edition: ISSN 0913-5685 Online edition: ISSN 2432-6380
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VLD2013-61
A VLSI algorithm for computing correctly rounded hypotenuse
○Hiroyuki Yataka・Naofumi Takagi（Kyoto Univ.）
pp. 1 - 6
VLD2013-62
CUDAを用いた根付き木における高速距離計算手法
○坂本裕樹・高島康裕（北九州市大）
pp. 7 - 12
VLD2013-63
アナログ集積回路での近接共通重心配置に関する研究
○室辰健一郎・藤吉邦洋（東京農工大）
pp. 13 - 18
VLD2013-64
An Optimal Sample Preparation Algorithm for Digital Microfluidic Biochips
○Trung Anh Dinh・Shigeru Yamashita（Ritsumeikan University Univ.）・Tsung-Yi Ho（National Cheng Kung Univ.）
pp. 19 - 24
VLD2013-65
PPCに基づく高歩留まり回路の発見的設計手法
○早苗駿一・原 祐子（奈良先端大）・山下 茂（立命館大）・中島康彦（奈良先端大）
pp. 27 - 32
VLD2013-66
二重化よりも面積オーバーヘッドが少ない耐故障化手法
○松尾惇士・山下 茂（立命館大）
pp. 33 - 37
VLD2013-67
チェックポイント観測によるタイミングエラー予測手法
○五十嵐博昭・史 又華・柳澤政生・戸川 望（早大）
pp. 39 - 44
VLD2013-68
耐マルチサイクル過渡故障を指向した高位合成におけるコントローラの設計について
○石森裕太郎・中祖達也・岩垣 剛・市原英行・井上智生（広島市大）
pp. 45 - 50
VLD2013-69
SystemCとQEMUを用いたNoCのハードウエア/ソフトウエア・シミュレータ
○栗本陽介・福塚佑輔・谷口一徹・冨山宏之（立命館大）
pp. 63 - 68
VLD2013-70
ビアプログラマブルアーキテクチャVPEX3S ～ 動作速度を改善するための基本論理素子の改良 ～
○大谷 拓・堀 遼平（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）
pp. 75 - 80
VLD2013-71
ビアプログラマブルアーキテクチャVPEX4 (1) ～ 配線混雑度改善と低消費電力性能向上のための基本論理素子の改良 ～
○堀 遼平・大谷 拓・人見達郎・上口翔大（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）
pp. 81 - 86
VLD2013-72
ビアプログラマブルデバイスVPEX4のベンチマーク回路を用いた性能評価
○上口翔大・堀 遼平・大谷 拓（立命館大）・吉川雅弥（名城大）・藤野 毅（立命館大）
pp. 87 - 92
VLD2013-73
［招待講演］TSVを用いた3次元積層向け回路技術の開発
○長田健一・古田 太・武田健一（日立）
pp. 93 - 96
VLD2013-74
［招待講演］縦横方向結合共振を用いた三次元クロック分配技術
○竹 康宏・三浦典之・石黒仁揮・黒田忠広（慶大）
pp. 97 - 100
VLD2013-75
［招待講演］3D/2.5D実装向けチップ間接続微細配線技術
○谷 元昭・中田義弘・神吉剛司・中村友二（富士通研）
pp. 101 - 106
VLD2013-76
［招待講演］チップ積層パッケージのためのチップ薄化技術
○田久真也・黒澤哲也（東芝）
pp. 107 - 112
VLD2013-77
割込み処理を考慮したシステムレベル設計手法
○安藤友樹・石田薫史・本田晋也・高田広章・枝廣正人（名大）
pp. 119 - 124
VLD2013-78
Function-Level Profiling for Embedded Software with QEMU
○Tran Van Dung・Ittetsu Taniguchi（Ritsumeikan Univ.）・Takuji Hieda（Kyushu Univ.）・Hiroyuki Tomiyama（Ritsumeikan Univ.）
pp. 125 - 128
VLD2013-79
信頼性と時間オーバーヘッド間のトレードオフを考慮した面積制約にもとづくRDRアーキテクチャ向けフォールトセキュア高位合成手法
○川村一志・柳澤政生・戸川 望（早大）
pp. 129 - 134
VLD2013-80
細粒度パワーゲーティングを実装したCPU”Geyser-3”の開発と温度に適応した電源遮断制御
○宇佐美公良・工藤 優・松永健作・小坂 翼・鶴井敬大（芝浦工大）・王 蔚涵・天野英晴（慶大）・坂本龍一・並木美太郎（東京農工大）・近藤正章（電通大）・中村 宏（東大）
pp. 135 - 140
VLD2013-81
不揮発メモリを対象とした書き込み削減手法のエネルギー評価
○多和田雅師・木村晋二・柳澤政生・戸川 望（早大）
pp. 141 - 146
VLD2013-82
書込み電力最小カット部探索とそれを用いた不揮発論理回路の低電力化
○糸井優大・木村晋二（早大）
pp. 147 - 152
VLD2013-83
バルクとSOTBにおけるアンテナダメージによるリングオシレータの発振周波数ばらつきの評価
○岸田 亮・籔内美智太郎・大島 梓・小林和淑（京都工繊大）
pp. 159 - 164
VLD2013-84
FPGAにおける複数の周波数特性を実現するためのリングオシレータ構成法の検討
○三宅庸資・門田正文・佐藤康夫・梶原誠司（九工大）
pp. 165 - 170
VLD2013-85
BASTにおけるテストデータ量削減のためのインバータブロック構成法
○田中まりか・山崎紘史・細川利典（日大）・吉村正義（九大）・新井雅之（日大）・中尾教伸（読売理工医療福祉専門学校）
pp. 171 - 176
VLD2013-86
［基調講演］世界初の宇宙帆船「IKAROS」が切り拓く宇宙大航海時代
○森 治（JAXA）
pp. 177 - 181
VLD2013-87
［招待講演］VLSIの信頼性を向上させる再構成可能アーキテクチャ
○尾上孝雄・橋本昌宜（阪大）・密山幸男（高知工科大）・Dawood Alnajjar・郡浦宏明（阪大）
p. 183
VLD2013-88
並列インデックス生成器の合成アルゴリズムについて
○松永裕介（九大）
pp. 203 - 208
VLD2013-89
GPGPUを用いたVLSIチップ熱解析の一手法
○大村 崇・林 磊・孟 林・福井正博（立命館大）
pp. 209 - 214
VLD2013-90
List Scheduling Algorithms for Task Graphs with Data Parallelism
○Yang Liu・Ittetsu Taniguchi・Hiroyuki Tomiyama・Lin Meng（Ritsumeikan Univ.）
pp. 215 - 220
VLD2013-91
データマイニング手法によるバーンインテスト結果予測の検討
○野々山 聡・佐藤康夫・梶原誠司（九工大）・中村芳行（ルネサス エレクトロニクス）
pp. 221 - 226
VLD2013-92
遅延故障BIST向けLFSRシード生成法
○本田太郎・大竹哲史（大分大）
pp. 227 - 231
VLD2013-93
論理BISTにおけるスキャンイン電力制御回路のTEG評価について
○加藤隆明・喜納 猛・三宅庸資・佐藤康夫・梶原誠司（九工大）
pp. 233 - 238
VLD2013-94
RTL情報を用いた高品質遷移故障テスト生成法
○中島寛之・大竹哲史（大分大）
pp. 239 - 244
VLD2013-95
高位合成のループパイプライン化におけるフォワーディングユニット生成技術
○日下部真吾・外山知人・瀬戸謙修（東京都市大）
pp. 245 - 249
VLD2013-96
高位合成における制御回路の構成方法の定量的評価
○祖父江亮哉（立命館大）・原 祐子（奈良先端大）・谷口一徹・冨山宏之（立命館大）
pp. 257 - 262
VLD2013-97
HDR-mcdを対象としたクロックエネルギー優位な高位合成と実験評価
○阿部晋矢・史 又華（早大）・宇佐美公良（芝浦工大/早大）・柳澤政生・戸川 望（早大）
pp. 263 - 268
VLD2013-98
Scheduling of PDE Setting and Timing Test for Post Silicon Skew Tuning
○Mineo Kaneko（JAIST）
pp. 269 - 274
VLD2013-99
A Tuning Method of Programmable Delay Element with an Ordered Finite Set of Delay Values for Yield Improvement
○Hayato Mashiko・Yukihide Kohira（Univ. of Aizu）
pp. 275 - 280
VLD2013-100
共有型マルチFPGAシステムに向けた動的再配置手法と評価
○右近祐太・大塚卓哉・青木 孝・関原悠介・宮崎昭彦（NTT）
pp. 281 - 286
VLD2013-101
ストリーミング処理のためのプロセッサ構成に関する検討
○関原悠介・山崎晃嗣・宮崎昭彦（NTT）
pp. 287 - 292
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．