Online edition: ISSN 2432-6380
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VLD2022-19
FPGA-SoMを用いたASIC試作チップ評価システムの構築
○今井 雅（弘前大）・吉瀬謙二（東工大）・米田友洋（NII）
pp. 1 - 6
VLD2022-20
並列プレフィックス加算器の構造・桁並び同時最適化に関する考察
○金子峰雄（北陸先端大）
pp. 7 - 12
VLD2022-21
集合対間配線問題に対するSATを用いた配線手法
○長倉光輝・横屋凛太郎・藤吉邦洋（東京農工大）
pp. 13 - 18
VLD2022-22
多様なCGRAを実現するDiplomacyを活用した設計手法の検討
○小島拓也（東大/JSTさきがけ）・齋藤 真・中村 宏（東大）
pp. 19 - 24
VLD2022-23
近似演算を用いる乗算器に対するテストパターン削減について
○東海翔午・赤松大地・四柳浩之・橋爪正樹（徳島大）
pp. 25 - 30
VLD2022-24
動作電圧引き下げによる低消費電力ニューラルネットワークのための6T-8TハイブリッドSRAM
○余 若曦・難波一輝（千葉大）
pp. 31 - 36
VLD2022-25
識別可能ハードウェア要素ペア数最大化のためのコントローラの制御信号のドントケア割当て法
○大塚裕衣・千田祐弥・徐 浩豊・細川利典（日大）・山崎浩二（明大）
pp. 37 - 42
VLD2022-26
RTL故障診断容易化設計に基づくテスト生成法
○千田祐弥・細川利典（日大）・山崎浩二（明大）
pp. 43 - 48
VLD2022-27
組込み自己テストにおける複数ランダムパターンレジスタント縮退故障のシード生成法
○三浦 怜・細川利典（日大）・吉村正義（京都産大）
pp. 49 - 54
VLD2022-28
自律駆動DMAエンジンを搭載したFPGA演算システム
○横野智也・山部芳朗・田仲顕至・有川勇輝・石崎晃朗（NTT）
pp. 55 - 60
VLD2022-29
M-KUBOSマルチFPGAシステムにおけるHLS向けメッセージパッシングインタフェースの実装
○弘中和衛・飯塚健介・天野英晴（慶大）
pp. 61 - 66
VLD2022-30
マルチFPGAシステムの高位合成シミュレーション手法に関する検討
○池原陽大・本吉圭吾・福田航生・眞邉泰斗・柴田裕一郎（長崎大）・上野知洋・佐野健太郎（理研）
pp. 67 - 71
VLD2022-31
スケーラブル型全結合イジングマシン内部の相互作用半減による独立した2つのイジングマシンの実装
○北原伸次朗・遠藤あかり・惠 太一・河原尊之（東京理科大）
pp. 72 - 77
VLD2022-32
暗号モジュール搭載チップのシステムレベルセキュリティ評価
○松丸琢弥・門田和樹（神戸大）・沖殿貴朗（SCU）・三木拓司・永田 真（神戸大）
pp. 78 - 81
VLD2022-33
セキュア半導体システムにおける電源結合網の評価
○眞柴 将・門田和樹（神戸大）・沖殿貴朗（SCU）・三木拓司・永田 真（神戸大）
pp. 82 - 86
VLD2022-34
イジングモデル係数へのノイズ付与によるイジングマシン高精度化手法
○吉村友和・白井達彦・多和田雅師・戸川 望（早大）
pp. 87 - 92
VLD2022-35
外部磁場の調整によるイジングマシンへの初期解擬似導入手法
○川上蒼馬（早大）・巴 徳瑪・大野乾太郎・八木哲志・寺本純司（NTT）・戸川 望（早大）
pp. 93 - 98
VLD2022-36
イジングマシンを繰り返し用いるイテレーティブアニーリング手法と組合せ最適化問題の評価
○深田佳佑（早大）・パリジ マチュー（早大/富士通）・富田憲範（富士通）・戸川 望（早大）
pp. 99 - 104
VLD2022-37
基底状態の破壊を検出可能な係数分割によるイジングモデルのビット幅削減手法
○谷地悠太・多和田雅師・戸川 望（早大）
pp. 105 - 110
VLD2022-38
極低温65nm-CMOS回路設計ライブラリの構築
○阪本利司・宮村 信・船橋一訓・岡本浩一郎・多田宗弘（NBS）・田中貴久・内田 健（東大）・石黒仁揮（慶大）
pp. 111 - 114
VLD2022-39
MTJベース不揮発性フリップフロップの最適ストア時間に関する解析式の提案
○横山大輝・宇佐美公良（芝浦工大）・亀井愛佳・天野英晴（慶大）
pp. 115 - 120
VLD2022-40
LUTベースの光強度推定による高速なSRAF最適化手法
○齊藤颯太・高橋篤司（東工大）
pp. 121 - 126
VLD2022-41
ボロノイ分割と繰り返し改善によるマスク最適化手法
○野中尚貴・小平行秀（会津大）・高橋篤司（東工大）・児玉親亮（キオクシア）
pp. 127 - 132
VLD2022-42
大きさの異なる2つのコプレーナ型静電容量センサを用いた液滴の接触角推定手法
○古田 翼・土谷 亮・井上敏之・岸根桂路（滋賀県立大）
pp. 133 - 137
VLD2022-43
帯域内位相雑音の低減に向けた3次MASH型ΔΣFDCに基づくデジタル位相同期回路の設計
○岩下僚我・徐 祖楽・長田 将・柴田凌弥・熊野 陽・飯塚哲也（東大）
pp. 138 - 143
VLD2022-44
深層学習を用いた高精細画像向け階層型物体検出システム
○堀川雄生・菅谷 真・吉田錬平・増子和磨・松村哲哉（日大）
pp. 144 - 149
VLD2022-45
ニューロンCMOSインバータを用いたFGC付き4入力可変論理回路のチップ試作とその評価
○伊藤祥磨・西口大嗣・福原雅朗（東海大）
pp. 150 - 155
VLD2022-46
遅延検査容易化設計を用いるPUF回路の周囲温度による動作性能調査
○大濱瑛祐・四柳浩之・橋爪正樹（徳島大）
pp. 156 - 161
VLD2022-47
3次元積層ICに実装した遅延検査容易化回路によるTSV検査能力評価
○高見圭悟・四柳浩之・橋爪正樹（徳島大）
pp. 162 - 167
VLD2022-48
軽量なワンタイムパスワード認証方式を用いたJTAGアクセス機構のFPGA実装と面積評価
○岡本 悠・馬 竣・王 森レイ・甲斐 博・高橋 寛（愛媛大）・清水明宏（高知工科大）
pp. 168 - 173
VLD2022-49
FPGAにおける差動信号入力を用いた確率共鳴回路の設計と試作
○塚原彰彦・趙 崇貴・田中慶太・本間章彦・内川義則（東京電機大）
pp. 174 - 177
VLD2022-50
高速シリアルトランシーバ向けの汎用型ビットエラーテスタの検討
○玉城玖之・長名保範（琉球大）
pp. 178 - 181
VLD2022-51
敵対的サンプル攻撃対策をVitis-AIで実現するためのモデル量子化手法の実装と評価
○福田悠太・吉田康太・藤野 毅（立命館大）
pp. 182 - 187
VLD2022-52
穀物の草丈の精密計測を対象とするステレオマッチングのKria SOMによる実装
○中川 諒・山口佳樹（筑波大）・イマン フィルマンシャー（インドネシア国立研究革新庁）
pp. 188 - 193
VLD2022-53
FPGA Implementation of Learned Image Compression
○Heming Sun（Waseda U）・Qingyang Yi（UTokyo）・Jiro Katto（Waseda U）・Masahiro Fujita（UTokyo）
pp. 194 - 199
VLD2022-54
消費電力波形の形状を考慮したIoTデバイス異常動作検知手法のFPGAへの適用
○久古幸汰・戸川 望（早大）
pp. 200 - 205
VLD2022-55
ハードウェアトロイの挿入された計算機が齎す誤りの検知と対策
○葛西巧朗・今井 雅（弘前大）
pp. 206 - 211
注： 本技術報告は査読を経ていない技術報告であり，推敲を加えられていずれかの場に発表されることがあります．